CAD contest

Week1

初步想法

將verilog input做parsing，構成AIG。
用三個programmable universal gate組成30個也可以用and/inverter gate組成的邏輯
用mapping的方式去將AIG以及30個元件的函式庫做拼湊


資料結構:node為邏輯閘門(AND 和 INVERTER) 用類似linked list的方式表示整個電路
必要時去切multiple fanout
會形成許多tree
拿library中的東西去mapping 這些tree

DAGON approach

這段是甚麼意思

Week3
該怎麼將verilog parse成可以用來mapping的表示方式
covert verilog to AIG

Fast Detection of Node Mergers Using Logic Implications